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前文链接：
基于FPGA的UDP 通信（一）
基于FPGA的UDP 通信（二）
基于FPGA的UDP 通信（三）
基于FPGA的UDP 通信（四）
本文基于FPGA设计千兆以太网通信模块UDP数据发送模块（FPGA发送）
设计条件FPGA芯片：xc7a35tfgg484-2
网络芯片（PHY）：RTL8211（支持1000M/100M/10M）
MAC与PHY接口：GMII
接口类型：RJ-45
Vivado版本：2018.3
设计源码 IP首部校验和UDP数据发送模块需要按照以太网的帧数据格式将数据发送，采用状态机的方式实现。设计模块主要包含如下几部分：
1、IP首部校验和计算模块；
2、FCS计算模块（CRC32）；
3、UDP数据发送主模块；
FSC计算稍许复杂，此处给出时序图（FCS发送部分时序）：
此处做简要说明：
根据以太网数据协议，参与CRC32校验运算的数据从 以太网数据头到最后一个UDP数据，最开始的FCS发送状态发送的数据全为0，不参与CRC32校验计算，由于CRC校验计算延迟为 1个时钟周期，所以需要对原状态机的发送数据延迟一个时钟周期后送入 GMII接口的数据总线。
具体逻辑可以根据代码和功能仿真理解。
check sum的计算步骤可以查看本系列的第二篇博文，此处不赘述。
// | ===================================================---------------------------===================================================
// | --------------------------------------------------- IP数据头部计算模块 ---------------------------------------------------
// | ===================================================---------------------------===================================================
// | 创建时间 : 2022-01-14
// | 完成时间 : 2022-01-14
// | 作 者 ：Xu Y. B.( 用户名：在路上，正出发)
// | 功能说明 ：
// | -1- 计算延迟 6 个时钟周期，欲使用该模块的结果，须计划好数据输入的时间
// | -2- 建议发送前导码时就开始计算
// | -3- 与下游模块交互采用握手机制
// |
// | ================================= 模块修改历史纪录 =================================
// | 修改日期：
// | 修改作者：
// | 修改注解：
`timescale 1ns / 1ps
module IP_HEAD_CHECK_SUM_CAL_MDL(
// | ==================================== 模块输入输出端口声明 ====================================
input I_OPR_CLK,
input I_OPR_RSTN,
input I_CAL_EN,//脉冲信号
// IP 头部参数
input [3:0] I_IP_HEAD_VER,
input [3:0] I_IP_HEAD_LEN,
input [7:0] I_IP_HEAD_TOS,
input [15:0] I_IP_HEAD_TOTLEN,
input [15:0] I_IP_HEAD_ID,
input [2:0] I_IP_HEAD_FLAG,
input [12:0] I_IP_HEAD_OFFSET,
input [7:0] I_IP_HEAD_TTL,
input [7:0] I_IP_HEAD_PROT,
input [31:0] I_IP_HEAD_SRC_ADDR,
input [31:0] I_IP_HEAD_DST_ADDR,
output [15:0] O_IP_HEAD_CHECK_SUM
);
// | ==================================== 模块内部参数声明 ====================================
// | ==================================== 模块内部信号声明 ====================================
reg [16:0] R_ADD1_L1[3:0];
reg [17:0] R_ADD1_L2[1:0];
reg [18:0] R_ADD1_L3;
reg [19:0] R_ADD1_L4;
reg [16:0] R_ADD2;
reg [15:0] R_ADD3;
// | ==================================== 模块内部逻辑设计 ====================================
// ADD1 第一级
always @ (posedge I_OPR_CLK)
begin
if(~I_OPR_RSTN)
begin
R_ADD1_L1[0]<= 17'd0;
R_ADD1_L1[1]<= 17'd0;
R_ADD1_L1[2]<= 17'd0;
R_ADD1_L1[3]<= 17'd0;
end
else if(I_CAL_EN)
begin
R_ADD1_L1[0]<= {I_IP_HEAD_VER,I_IP_HEAD_LEN,I_IP_HEAD_TOS} + I_IP_HEAD_TOTLEN;
R_ADD1_L1[1]<= I_IP_HEAD_ID + {I_IP_HEAD_FLAG,I_IP_HEAD_OFFSET};
R_ADD1_L1[2]<= {I_IP_HEAD_TTL,I_IP_HEAD_PROT} + I_IP_HEAD_SRC_ADDR[31:16];
R_ADD1_L1[3]<= I_IP_HEAD_SRC_ADDR[15:0] + I_IP_HEAD_DST_ADDR[31:16];
end
end
// ADD1 第二级
always @ (posedge I_OPR_CLK)
begin
if(~I_OPR_RSTN)
begin
R_ADD1_L2[0]<= 18'd0;
R_ADD1_L2[1]<= 18'd0;
end
else
begin
R_ADD1_L2[0]<= R_ADD1_L1[0] + R_ADD1_L1[1];
R_ADD1_L2[1]<= R_ADD1_L1[2] + R_ADD1_L1[3];
end
end
// ADD1 第三级
always @ (posedge I_OPR_CLK)
begin
if(~I_OPR_RSTN)
begin
R_ADD1_L3<= 19'd0;
end
else
begin
R_ADD1_L3<= R_ADD1_L2[0] + R_ADD1_L2[1];
end
end
// ADD1 第四级
always @ (posedge I_OPR_CLK)
begin
if(~I_OPR_RSTN)
begin
R_ADD1_L4<= 20'd0;
end
else
begin
R_ADD1_L4<= R_ADD1_L3 + I_IP_HEAD_DST_ADDR[15:0];
end
end
// ADD2
always @ (posedge I_OPR_CLK)
begin
if(~I_OPR_RSTN)
begin
R_ADD2<= 17'd0;
end
else
begin
R_ADD2<= R_ADD1_L4[19:16]+ R_ADD1_L4[15:0];
end
end
// ADD3
always @ (posedge I_OPR_CLK)
begin
if(~I_OPR_RSTN)
begin
R_ADD3<= 16'd0;
end
else
begin
R_ADD3<= R_ADD2[16]+ R_ADD2[15:0];
end
end
assign O_IP_HEAD_CHECK_SUM = ~R_ADD3;
endmodule以太网的数据校验采用的CRC32校验方式。对于CRC32校验的计算，有在线生成设计源码的网站可用：
CRC校验程序在线生成
http://crctool.easics.be/
做如下需改：
// Copyright (C) 1999-2008 Easics NV.
// This source file may be used and distributed without restriction
// provided that this copyright statement is not removed from the file
// and that any derivative work contains the original copyright notice
// and the associated disclaimer.
//
// THIS SOURCE FILE IS PROVIDED "AS IS" AND WITHOUT ANY EXPRESS
// OR IMPLIED WARRANTIES, INCLUDING, WITHOUT LIMITATION, THE IMPLIED
// WARRANTIES OF MERCHANTIBILITY AND FITNESS FOR A PARTICULAR PURPOSE.
//
// Purpose : synthesizable CRC function
// * polynomial: x^32 + x^26 + x^23 + x^22 + x^16 + x^12 + x^11 + x^10 + x^8 + x^7 + x^5 + x^4 + x^2 + x^1 + 1
// * data width: 8
//
// Info : tools@easics.be
// http://www.easics.com
module CRC32_D8 (
// 输入输出端口
input I_OPR_CLK,
input I_OPR_RSTN,
input I_CRC_INIT,
input I_CRC_EN,
input [7:0] I_DATA,
output [31:0] O_CRC_RES
);
// 内部信号
wire [7:0] W_DATA;
reg [31:0] R_CRC_RES;
genvar GV_8;
generate
for(GV_8 = 0;GV_8< 8;GV_8 = GV_8 + 1)
begin
assign W_DATA[GV_8] = I_DATA[7-GV_8];
end
endgenerate
always @ (posedge I_OPR_CLK)
begin
if(~I_OPR_RSTN)
begin
R_CRC_RES<= {32{1'b1}};
end
else if(I_CRC_INIT)
begin
R_CRC_RES<= {32{1'b1}};
end
else if(I_CRC_EN)
begin
R_CRC_RES<= nextCRC32_D8(W_DATA,R_CRC_RES);
end
end
genvar GV_32;
generate
for(GV_32 = 0;GV_32< 32;GV_32 = GV_32 + 1)
begin
assign O_CRC_RES[GV_32] = ~R_CRC_RES[31-GV_32];
end
endgenerate
// polynomial: x^32 + x^26 + x^23 + x^22 + x^16 + x^12 + x^11 + x^10 + x^8 + x^7 + x^5 + x^4 + x^2 + x^1 + 1
// data width: 8
// convention: the first serial bit is D[7]
function [31:0] nextCRC32_D8;
input [7:0] Data;
input [31:0] crc;
reg [7:0] d;
reg [31:0] c;
reg [31:0] newcrc;
begin
d = Data;
c = crc;
newcrc[0] = d[6] ^ d[0] ^ c[24] ^ c[30];
newcrc[1] = d[7] ^ d[6] ^ d[1] ^ d[0] ^ c[24] ^ c[25] ^ c[30] ^ c[31];
newcrc[2] = d[7] ^ d[6] ^ d[2] ^ d[1] ^ d[0] ^ c[24] ^ c[25] ^ c[26] ^ c[30] ^ c[31];
newcrc[3] = d[7] ^ d[3] ^ d[2] ^ d[1] ^ c[25] ^ c[26] ^ c[27] ^ c[31];
newcrc[4] = d[6] ^ d[4] ^ d[3] ^ d[2] ^ d[0] ^ c[24] ^ c[26] ^ c[27] ^ c[28] ^ c[30];
newcrc[5] = d[7] ^ d[6] ^ d[5] ^ d[4] ^ d[3] ^ d[1] ^ d[0] ^ c[24] ^ c[25] ^ c[27] ^ c[28] ^ c[29] ^ c[30] ^ c[31];
newcrc[6] = d[7] ^ d[6] ^ d[5] ^ d[4] ^ d[2] ^ d[1] ^ c[25] ^ c[26] ^ c[28] ^ c[29] ^ c[30] ^ c[31];
newcrc[7] = d[7] ^ d[5] ^ d[3] ^ d[2] ^ d[0] ^ c[24] ^ c[26] ^ c[27] ^ c[29] ^ c[31];
newcrc[8] = d[4] ^ d[3] ^ d[1] ^ d[0] ^ c[0] ^ c[24] ^ c[25] ^ c[27] ^ c[28];
newcrc[9] = d[5] ^ d[4] ^ d[2] ^ d[1] ^ c[1] ^ c[25] ^ c[26] ^ c[28] ^ c[29];
newcrc[10] = d[5] ^ d[3] ^ d[2] ^ d[0] ^ c[2] ^ c[24] ^ c[26] ^ c[27] ^ c[29];
newcrc[11] = d[4] ^ d[3] ^ d[1] ^ d[0] ^ c[3] ^ c[24] ^ c[25] ^ c[27] ^ c[28];
newcrc[12] = d[6] ^ d[5] ^ d[4] ^ d[2] ^ d[1] ^ d[0] ^ c[4] ^ c[24] ^ c[25] ^ c[26] ^ c[28] ^ c[29] ^ c[30];
newcrc[13] = d[7] ^ d[6] ^ d[5] ^ d[3] ^ d[2] ^ d[1] ^ c[5] ^ c[25] ^ c[26] ^ c[27] ^ c[29] ^ c[30] ^ c[31];
newcrc[14] = d[7] ^ d[6] ^ d[4] ^ d[3] ^ d[2] ^ c[6] ^ c[26] ^ c[27] ^ c[28] ^ c[30] ^ c[31];
newcrc[15] = d[7] ^ d[5] ^ d[4] ^ d[3] ^ c[7] ^ c[27] ^ c[28] ^ c[29] ^ c[31];
newcrc[16] = d[5] ^ d[4] ^ d[0] ^ c[8] ^ c[24] ^ c[28] ^ c[29];
newcrc[17] = d[6] ^ d[5] ^ d[1] ^ c[9] ^ c[25] ^ c[29] ^ c[30];
newcrc[18] = d[7] ^ d[6] ^ d[2] ^ c[10] ^ c[26] ^ c[30] ^ c[31];
newcrc[19] = d[7] ^ d[3] ^ c[11] ^ c[27] ^ c[31];
newcrc[20] = d[4] ^ c[12] ^ c[28];
newcrc[21] = d[5] ^ c[13] ^ c[29];
newcrc[22] = d[0] ^ c[14] ^ c[24];
newcrc[23] = d[6] ^ d[1] ^ d[0] ^ c[15] ^ c[24] ^ c[25] ^ c[30];
newcrc[24] = d[7] ^ d[2] ^ d[1] ^ c[16] ^ c[25] ^ c[26] ^ c[31];
newcrc[25] = d[3] ^ d[2] ^ c[17] ^ c[26] ^ c[27];
newcrc[26] = d[6] ^ d[4] ^ d[3] ^ d[0] ^ c[18] ^ c[24] ^ c[27] ^ c[28] ^ c[30];
newcrc[27] = d[7] ^ d[5] ^ d[4] ^ d[1] ^ c[19] ^ c[25] ^ c[28] ^ c[29] ^ c[31];
newcrc[28] = d[6] ^ d[5] ^ d[2] ^ c[20] ^ c[26] ^ c[29] ^ c[30];
newcrc[29] = d[7] ^ d[6] ^ d[3] ^ c[21] ^ c[27] ^ c[30] ^ c[31];
newcrc[30] = d[7] ^ d[4] ^ c[22] ^ c[28] ^ c[31];
newcrc[31] = d[5] ^ c[23] ^ c[29];
nextCRC32_D8 = newcrc;
end
endfunction
endmodule主要是使用状态机控制发送流程：
// | ===================================================---------------------------===================================================
// | --------------------------------------------------- UDP 数据发送模块 ---------------------------------------------------
// | ===================================================---------------------------===================================================
// | 创建时间 : 2022-01-13
// | 完成时间 : 2022-01-13
// | 作 者 ：Xu Y. B.( 用户名：在路上，正出发)
// | 功能说明 ：
// | -1- 参数可配置
// | -2- 包含CRC32校验
// | -3- 发出数据请求后，须1个时钟周期后给出有效数据，输入到此模块
// | -4- IP头部 固定为 20字节
// | -5- 帧间距长度 12字节
// |
// | ================================= 模块修改历史纪录 =================================
// | 修改日期：
// | 修改作者：
// | 修改注解：
`timescale 1ns / 1ps
module UDP_TX_MDL #(
// | ==================================== 模块可配置参数声明 ====================================
parameter P_FPGA_MAC_ADDR = 48'h00_00_00_00_00_00, // FPGA侧 MAC地址
parameter P_FPGA_IP_ADDR = {8'd0,8'd0,8'd0,8'd0}, // FPGA侧 IP地址
parameter P_FPGA_UDP_PORT = 16'd0, // FPGA侧 UDP端口号
parameter P_DST_MAC_ADDR = 48'h00_00_00_00_00_00, // 目的侧 MAC地址
parameter P_DST_IP_ADDR = {8'd0,8'd0,8'd0,8'd0}, // 目的侧 IP地址
parameter P_DST_UDP_PORT = 16'd0 // 目的侧 UDP端口号
)(
// | ==================================== 模块输入输出端口声明 ====================================
// 时钟、复位
input I_CLK_125M,
input I_SYS_RSTN,
// 发送 握手信号
input I_TX_EN,//脉冲信号
output reg O_TX_DONE,
// 数据长度
input [15:0] I_TX_DATA_LEN, //一直有效至下一次传输开始，
// 最小数据为 1 大为 1472（大值前提是 IP首部长度 20）
// 数据
input [7:0] I_TX_DATA,
output reg O_DATA_REQ,
// GMII接口
output O_GMII_TX_CLK,
(*IOB = "TRUE"*)(*MARK_DEBUG = "TRUE"*)
output reg [7:0] O_GMII_TXD, //插入I/O缓冲，提高驱动
(*IOB = "TRUE"*)(*MARK_DEBUG = "TRUE"*)
output reg O_GMII_TX_EN //插入I/O缓冲
);
// | ==================================== 模块内部参数声明 ====================================
// 状态编码
localparam LP_ST_IDLE = 8'b0000_0001;
localparam LP_ST_PREAMBLE = 8'b0000_0010;
localparam LP_ST_ETH_HEAD = 8'b0000_0100;
localparam LP_ST_IP_HEAD = 8'b0000_1000;
localparam LP_ST_UDP_HEAD = 8'b0001_0000;
localparam LP_ST_TX_DATA = 8'b0010_0000;
localparam LP_ST_TX_FILL = 8'b0100_0000;
localparam LP_ST_FCS = 8'b1000_0000;
// 以太网类型 IP数据报
localparam LP_ETH_TYPE = 16'h0800;//以太网 IP数据报 类型
// 前导码
localparam LP_ETH_PREAMBLE = 8'h55;
localparam LP_ETH_SFD = 8'hd5;
// IP首部参数
localparam LP_IP_HEAD_VER = 4'h4;
localparam LP_IP_HEAD_LEN = 4'h5;
localparam LP_IP_HEAD_TOS = 8'h00;
localparam LP_IP_HEAD_ID = 16'h0000;
localparam LP_IP_HEAD_FLAG = 3'b0_0_0;
localparam LP_IP_HEAD_OFFSET = 13'd0;
localparam LP_IP_HEAD_TTL = 8'h40;
localparam LP_IP_HEAD_PROT = 8'd17;
// | ==================================== 模块内部信号声明 ====================================
// 状态信号
(*MARK_DEBUG = "TRUE"*)
reg [7:0] R_CS;
reg [7:0] R_NS;
// 计数器
reg [2:0] R_PREAMBLE_CNT;
reg [3:0] R_ETH_HEAD_CNT;
reg [4:0] R_IP_HEAD_CNT;
reg [2:0] R_UDP_HEAD_CNT;
reg [15:0] R_UDP_DATA_CNT;
reg [4:0] R_FILL_CNT;
reg [1:0] R_CRC_CNT;
reg [1:0] R_CRC_CNT2;
reg [3:0] R_IFG_CNT;
// IP首部校验和
wire [15:0] W_IP_HEAD_CHECK_SUM;
wire [15:0] W_UDP_HEAD_CHECK;
// CRC32校验模块
reg R_CRC_EN;
wire [31:0] W_CRC_RES;
// 数据长度
wire [15:0] W_UDP_LEN;
wire [15:0] W_IP_LEN;
// 数据发送
reg R_GMII_TX_EN;
reg [7:0] R_GMII_TX_DATA;
reg R_CRC_ST;
reg R_IFG_FLAG;
// | ==================================== 模块内部逻辑设计 ====================================
assign W_UDP_LEN = I_TX_DATA_LEN + 16'd8;
assign W_IP_LEN = W_UDP_LEN + 16'd20;
assign W_UDP_HEAD_CHECK= 16'd0;
assign O_GMII_TX_CLK = I_CLK_125M;
always @ (posedge I_CLK_125M)
begin
if(~I_SYS_RSTN)
begin
R_CS<= LP_ST_IDLE;
end
else
begin
R_CS<= R_NS;
end
end
always @ (*)
begin
if(~I_SYS_RSTN)
begin
R_NS = LP_ST_IDLE;
end
else
begin
case(R_CS)
LP_ST_IDLE:
begin
if(I_TX_EN)
begin
R_NS = LP_ST_PREAMBLE;
end
else
begin
R_NS = LP_ST_IDLE;
end
end
LP_ST_PREAMBLE:
begin
if(R_PREAMBLE_CNT == 3'd7)
begin
R_NS = LP_ST_ETH_HEAD;
end
else
begin
R_NS = LP_ST_PREAMBLE;
end
end
LP_ST_ETH_HEAD:
begin
if(R_ETH_HEAD_CNT == 4'd13)
begin
R_NS = LP_ST_IP_HEAD;
end
else
begin
R_NS = LP_ST_ETH_HEAD;
end
end
LP_ST_IP_HEAD:
begin
if(R_IP_HEAD_CNT == 5'd19)
begin
R_NS = LP_ST_UDP_HEAD;
end
else
begin
R_NS = LP_ST_IP_HEAD;
end
end
LP_ST_UDP_HEAD:
begin
if(R_UDP_HEAD_CNT == 3'd7)
begin
R_NS = LP_ST_TX_DATA;
end
else
begin
R_NS = LP_ST_UDP_HEAD;
end
end
LP_ST_TX_DATA:
begin
if((I_TX_DATA_LEN< 16'd18) && (R_UDP_DATA_CNT == I_TX_DATA_LEN - 1'b1))
begin
R_NS = LP_ST_TX_FILL;
end
else if(R_UDP_DATA_CNT == I_TX_DATA_LEN - 1'b1)
begin
R_NS = LP_ST_FCS;
end
else
begin
R_NS = LP_ST_TX_DATA;
end
end
LP_ST_TX_FILL:
begin
if(R_FILL_CNT == (5'd17 - I_TX_DATA_LEN[4:0]))
begin
R_NS = LP_ST_FCS;
end
else
begin
R_NS = LP_ST_TX_FILL;
end
end
LP_ST_FCS:
begin
if(R_CRC_CNT == 2'd3)
begin
R_NS = LP_ST_IDLE;
end
else
begin
R_NS = LP_ST_FCS;
end
end
default:
begin
R_NS = LP_ST_IDLE;
end
endcase
end
end
// 以太网数据发送
always @ (posedge I_CLK_125M)
begin
if(~I_SYS_RSTN)
begin
R_PREAMBLE_CNT<= 3'd0;
R_ETH_HEAD_CNT<= 4'd0;
R_IP_HEAD_CNT<= 5'd0;
R_UDP_HEAD_CNT<= 3'd0;
R_UDP_DATA_CNT<= 16'd0;
R_FILL_CNT<= 5'd0;
R_CRC_CNT<= 2'd0;
R_GMII_TX_EN<= 1'b0;
R_GMII_TX_DATA<= 8'd0;
end
else
begin
case(R_CS)
LP_ST_IDLE:
begin
R_PREAMBLE_CNT<= 3'd0;
R_ETH_HEAD_CNT<= 4'd0;
R_IP_HEAD_CNT<= 5'd0;
R_UDP_HEAD_CNT<= 3'd0;
R_UDP_DATA_CNT<= 16'd0;
R_FILL_CNT<= 5'd0;
R_CRC_CNT<= 2'd0;
R_GMII_TX_EN<= 1'b0;
R_GMII_TX_DATA<= 8'd0;
end
LP_ST_PREAMBLE:
begin
R_PREAMBLE_CNT<= R_PREAMBLE_CNT + 1;
R_GMII_TX_EN<= 1'b1;
if(R_PREAMBLE_CNT<= 3'd6)
R_GMII_TX_DATA<= 8'h55;
else
R_GMII_TX_DATA<= 8'hd5;
end
LP_ST_ETH_HEAD:
begin
R_ETH_HEAD_CNT<= R_ETH_HEAD_CNT + 1;
case(R_ETH_HEAD_CNT)
4'd0: R_GMII_TX_DATA<= P_DST_MAC_ADDR[47:40];
4'd1: R_GMII_TX_DATA<= P_DST_MAC_ADDR[39:32];
4'd2: R_GMII_TX_DATA<= P_DST_MAC_ADDR[31:24];
4'd3: R_GMII_TX_DATA<= P_DST_MAC_ADDR[23:16];
4'd4: R_GMII_TX_DATA<= P_DST_MAC_ADDR[15:8];
4'd5: R_GMII_TX_DATA<= P_DST_MAC_ADDR[7:0];
4'd6: R_GMII_TX_DATA<= P_FPGA_MAC_ADDR[47:40];
4'd7: R_GMII_TX_DATA<= P_FPGA_MAC_ADDR[39:32];
4'd8: R_GMII_TX_DATA<= P_FPGA_MAC_ADDR[31:24];
4'd9: R_GMII_TX_DATA<= P_FPGA_MAC_ADDR[23:16];
4'd10:R_GMII_TX_DATA<= P_FPGA_MAC_ADDR[15:8];
4'd11:R_GMII_TX_DATA<= P_FPGA_MAC_ADDR[7:0];
4'd12:R_GMII_TX_DATA<= LP_ETH_TYPE[15:8];
4'd13:R_GMII_TX_DATA<= LP_ETH_TYPE[7:0];
default:R_GMII_TX_DATA<= 8'h00;
endcase
end
LP_ST_IP_HEAD:
begin
R_IP_HEAD_CNT<= R_IP_HEAD_CNT + 1;
case(R_IP_HEAD_CNT)
5'd0: R_GMII_TX_DATA<= {LP_IP_HEAD_VER,LP_IP_HEAD_LEN};
5'd1: R_GMII_TX_DATA<= LP_IP_HEAD_TOS;
5'd2: R_GMII_TX_DATA<= W_IP_LEN[15:8];
5'd3: R_GMII_TX_DATA<= W_IP_LEN[7:0];
5'd4: R_GMII_TX_DATA<= LP_IP_HEAD_ID[15:8];
5'd5: R_GMII_TX_DATA<= LP_IP_HEAD_ID[7:0];
5'd6: R_GMII_TX_DATA<= {LP_IP_HEAD_FLAG,LP_IP_HEAD_OFFSET[12:8]};
5'd7: R_GMII_TX_DATA<= LP_IP_HEAD_OFFSET[7:0];
5'd8: R_GMII_TX_DATA<= LP_IP_HEAD_TTL;
5'd9: R_GMII_TX_DATA<= LP_IP_HEAD_PROT;
5'd10: R_GMII_TX_DATA<= W_IP_HEAD_CHECK_SUM[15:8];
5'd11: R_GMII_TX_DATA<= W_IP_HEAD_CHECK_SUM[7:0];
5'd12: R_GMII_TX_DATA<= P_FPGA_IP_ADDR[31:24];
5'd13: R_GMII_TX_DATA<= P_FPGA_IP_ADDR[23:16];
5'd14: R_GMII_TX_DATA<= P_FPGA_IP_ADDR[15:8];
5'd15: R_GMII_TX_DATA<= P_FPGA_IP_ADDR[7:0];
5'd16: R_GMII_TX_DATA<= P_DST_IP_ADDR[31:24];
5'd17: R_GMII_TX_DATA<= P_DST_IP_ADDR[23:16];
5'd18: R_GMII_TX_DATA<= P_DST_IP_ADDR[15:8];
5'd19: R_GMII_TX_DATA<= P_DST_IP_ADDR[7:0];
default: R_GMII_TX_DATA<= 8'd0;
endcase
end
LP_ST_UDP_HEAD:
begin
R_UDP_HEAD_CNT<= R_UDP_HEAD_CNT + 1;
case(R_UDP_HEAD_CNT)
3'd0: R_GMII_TX_DATA<= P_FPGA_UDP_PORT[15:8];
3'd1: R_GMII_TX_DATA<= P_FPGA_UDP_PORT[7:0];
3'd2: R_GMII_TX_DATA<= P_DST_UDP_PORT[15:8];
3'd3: R_GMII_TX_DATA<= P_DST_UDP_PORT[7:0];
3'd4: R_GMII_TX_DATA<= W_UDP_LEN[15:8];
3'd5: R_GMII_TX_DATA<= W_UDP_LEN[7:0];
3'd6: R_GMII_TX_DATA<= W_UDP_HEAD_CHECK[15:8];
3'd7: R_GMII_TX_DATA<= W_UDP_HEAD_CHECK[7:0];
default: R_GMII_TX_DATA<= 8'd0;
endcase
end
LP_ST_TX_DATA:
begin
R_UDP_DATA_CNT<= R_UDP_DATA_CNT + 1;
R_GMII_TX_DATA<= I_TX_DATA;
end
LP_ST_TX_FILL:
begin
R_FILL_CNT<= R_FILL_CNT + 1;
R_GMII_TX_DATA<= 8'd0;
end
LP_ST_FCS:
begin
R_CRC_CNT<= R_CRC_CNT + 1;
R_GMII_TX_DATA<= 8'd0;
end
default:
begin
R_PREAMBLE_CNT<= 3'd0;
R_ETH_HEAD_CNT<= 4'd0;
R_IP_HEAD_CNT<= 5'd0;
R_UDP_HEAD_CNT<= 3'd0;
R_UDP_DATA_CNT<= 16'd0;
R_FILL_CNT<= 5'd0;
R_CRC_CNT<= 2'd0;
R_GMII_TX_EN<= 1'b0;
R_GMII_TX_DATA<= 8'd0;
end
endcase
end
end
always @ (posedge I_CLK_125M)
begin
if(~I_SYS_RSTN)
begin
O_DATA_REQ<= 1'b0;
end
else
begin
if((|(LP_ST_UDP_HEAD & R_CS)) && R_UDP_HEAD_CNT == 3'd6)
begin
O_DATA_REQ<= 1'b1;
end
else if(I_TX_DATA_LEN == 16'd1)
begin
O_DATA_REQ<= 1'b0;
end
else if((R_UDP_DATA_CNT == I_TX_DATA_LEN - 16'd2) && (I_TX_DATA_LEN >16'd1) && (|(LP_ST_TX_DATA & R_CS)))
begin
O_DATA_REQ<= 1'b0;
end
end
end
always @ (posedge I_CLK_125M)
begin
if(~I_SYS_RSTN)
begin
R_CRC_EN<= 1'b0;
end
else if(R_CS[2])
begin
R_CRC_EN<= 1'b1;
end
else if(R_CS[7])
begin
R_CRC_EN<= 1'b0;
end
end
always @ (posedge I_CLK_125M)
begin
if(~I_SYS_RSTN)
begin
R_CRC_ST<= 1'b0;
end
else
begin
R_CRC_ST<= R_CS[7];
end
end
always @ (posedge I_CLK_125M)
begin
if(~I_SYS_RSTN)
begin
O_GMII_TXD<= 8'd0;
O_GMII_TX_EN<= 1'b0;
end
else if(~R_CRC_ST & R_GMII_TX_EN)
begin
O_GMII_TXD<= R_GMII_TX_DATA;
O_GMII_TX_EN<= 1'b1;
end
else if(R_CRC_ST)
begin
O_GMII_TX_EN<= 1'b1;
case(R_CRC_CNT2)
2'd0:O_GMII_TXD<= W_CRC_RES[7:0];
2'd1:O_GMII_TXD<= W_CRC_RES[15:8];
2'd2:O_GMII_TXD<= W_CRC_RES[23:16];
2'd3:O_GMII_TXD<= W_CRC_RES[31:24];
default:O_GMII_TXD<= 8'h00;
endcase
end
else
begin
O_GMII_TXD<= 8'd0;
O_GMII_TX_EN<= 1'b0;
end
end
always @ (posedge I_CLK_125M)
begin
if(~I_SYS_RSTN)
begin
R_CRC_CNT2<= 2'd0;
end
else if(R_CRC_ST)
begin
R_CRC_CNT2<= R_CRC_CNT2 + 1;
end
else
begin
R_CRC_CNT2<= 2'd0;
end
end
always @ (posedge I_CLK_125M)
begin
if(~I_SYS_RSTN)
begin
R_IFG_FLAG<= 1'b0;
R_IFG_CNT<= 4'd0;
O_TX_DONE<= 1'b0;
end
else
begin
case(R_IFG_FLAG)
0:
begin
R_IFG_CNT<= 4'd0;
O_TX_DONE<= 1'b0;
if(R_CRC_ST && (R_CRC_CNT2 == 2'd3))
begin
R_IFG_FLAG<= 1'b1;
end
else
begin
R_IFG_FLAG<= 1'b0;
end
end
1:
begin
if(R_IFG_CNT == 4'd12)
begin
O_TX_DONE<= 1'b1;
R_IFG_CNT<= 4'd0;
R_IFG_FLAG<= 1'b0;
end
else
begin
O_TX_DONE<= 1'b0;
R_IFG_CNT<= R_IFG_CNT + 1;
R_IFG_FLAG<= 1'b1;
end
end
default:
begin
R_IFG_FLAG<= 1'b0;
end
endcase
end
end
// | ==================================== 模块内部模块例化 ====================================
// CRC32 校验
CRC32_D8 INST_CRC32_D8
(
.I_OPR_CLK (I_CLK_125M),
.I_OPR_RSTN (I_SYS_RSTN),
.I_CRC_INIT (R_CS[0] & I_TX_EN),
.I_CRC_EN (R_CRC_EN),
.I_DATA (R_GMII_TX_DATA),
.O_CRC_RES (W_CRC_RES)
);
// IP首部校验模块
IP_HEAD_CHECK_SUM_CAL_MDL INST_IP_HEAD_CHECK_SUM_CAL_MDL
(
.I_OPR_CLK (I_CLK_125M),
.I_OPR_RSTN (I_SYS_RSTN),
.I_CAL_EN (I_TX_EN),
.I_IP_HEAD_VER (LP_IP_HEAD_VER),
.I_IP_HEAD_LEN (LP_IP_HEAD_LEN),
.I_IP_HEAD_TOS (LP_IP_HEAD_TOS),
.I_IP_HEAD_TOTLEN (W_IP_LEN),
.I_IP_HEAD_ID (LP_IP_HEAD_ID),
.I_IP_HEAD_FLAG (LP_IP_HEAD_FLAG),
.I_IP_HEAD_OFFSET (LP_IP_HEAD_OFFSET),
.I_IP_HEAD_TTL (LP_IP_HEAD_TTL),
.I_IP_HEAD_PROT (LP_IP_HEAD_PROT),
.I_IP_HEAD_SRC_ADDR (P_FPGA_IP_ADDR),
.I_IP_HEAD_DST_ADDR (P_DST_IP_ADDR),
.O_IP_HEAD_CHECK_SUM (W_IP_HEAD_CHECK_SUM)
);
endmodule// | ===================================================---------------------------===================================================
// | --------------------------------------------------- UDP 数据发送模块测试 ---------------------------------------------------
// | ===================================================---------------------------===================================================
// | 创建时间 : 2022-01-15
// | 完成时间 : 2022-01-15
// | 作 者 ：Xu Y. B.( 用户名：在路上，正出发)
// | 功能说明 ：
// | -1-
// | -2-
// |
// | ================================= 模块修改历史纪录 =================================
// | 修改日期：
// | 修改作者：
// | 修改注解：
`timescale 1ns / 1ps
module TB_UDP_TX_MDL();
// | ==================================== 模块可配置参数声明 ====================================
parameter P_FPGA_MAC_ADDR = 48'h00_0a_35_01_fe_c0; // FPGA侧 MAC地址
parameter P_FPGA_IP_ADDR = {8'd192,8'd168,8'd8,8'd3}; // FPGA侧 IP地址
parameter P_FPGA_UDP_PORT = 16'd6001; // FPGA侧 UDP端口号
parameter P_DST_MAC_ADDR = 48'hC8_5B_76_DD_0B_38; // 目的侧 MAC地址
parameter P_DST_IP_ADDR = {8'd192,8'd168,8'd8,8'd2}; // 目的侧 IP地址
parameter P_DST_UDP_PORT = 16'd6002; // 目的侧 UDP端口号
// | ==================================== 模块输入输出端口声明 ====================================
// 时钟、复位
reg I_CLK_125M;
reg I_SYS_RSTN;
// 发送 握手信号
reg I_TX_EN;//脉冲信号
wire O_TX_DONE;
// 数据长度
reg [15:0] I_TX_DATA_LEN; //一直有效至下一次传输开始，
// 最小数据为 1 大为 1472（大值前提是 IP首部长度 20）
// 数据
reg [7:0] I_TX_DATA;
wire O_DATA_REQ;
// GMII接口
wire O_GMII_TX_CLK;
(*IOB = "TRUE"*)
wire [7:0] O_GMII_TXD; //插入I/O缓冲，提高驱动
(*IOB = "TRUE"*)
wire O_GMII_TX_EN; //插入I/O缓冲
// | ==================================== 产生测试激励 ====================================
initial I_CLK_125M = 1'b0;
always #4 I_CLK_125M = ~I_CLK_125M;
initial
begin
I_SYS_RSTN = 0;
I_TX_EN = 0;
I_TX_DATA_LEN = 16'd0;
I_TX_DATA = 8'd0;
#124;
I_SYS_RSTN = 1;
#29;
@(posedge I_CLK_125M)
I_TX_EN<= 1'b1;
I_TX_DATA_LEN<= 16'd1000;
@(posedge I_CLK_125M)
I_TX_EN<= 1'b0;
@(posedge O_DATA_REQ)
repeat(1000)
begin
@(posedge I_CLK_125M)
I_TX_DATA<= I_TX_DATA + 1;
end
@(posedge O_TX_DONE);
#2000;
@(posedge I_CLK_125M)
I_TX_EN<= 1'b1;
I_TX_DATA_LEN<= 16'd10;
@(posedge I_CLK_125M)
I_TX_EN<= 1'b0;
@(posedge O_DATA_REQ)
repeat(10)
begin
@(posedge I_CLK_125M)
I_TX_DATA<= I_TX_DATA + 1;
end
@(posedge O_TX_DONE);
#2000;
$finish;
end
UDP_TX_MDL #(
.P_FPGA_MAC_ADDR(P_FPGA_MAC_ADDR),
.P_FPGA_IP_ADDR (P_FPGA_IP_ADDR),
.P_FPGA_UDP_PORT(P_FPGA_UDP_PORT),
.P_DST_MAC_ADDR (P_DST_MAC_ADDR),
.P_DST_IP_ADDR (P_DST_IP_ADDR),
.P_DST_UDP_PORT (P_DST_UDP_PORT)
) INST_UDP_TX_MDL (
.I_CLK_125M (I_CLK_125M),
.I_SYS_RSTN (I_SYS_RSTN),
.I_TX_EN (I_TX_EN),
.O_TX_DONE (O_TX_DONE),
.I_TX_DATA_LEN (I_TX_DATA_LEN),
.I_TX_DATA (I_TX_DATA),
.O_DATA_REQ (O_DATA_REQ),
.O_GMII_TX_CLK (O_GMII_TX_CLK),
.O_GMII_TXD (O_GMII_TXD),
.O_GMII_TX_EN (O_GMII_TX_EN)
);
endmodule
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